经过两个月的摸索，现在也是有了点成果。
引言：
这个实验平台采用第三代半导体GaN/SiC功率器件，具有较好的高频开关特性，具备高频化试验的能力，且GaN和SiC模块采用统一设计，可直接替换，仅需切换11V或9V的供电电压；
主控目前采用的是自己做的280049 Control Card，支持C2000 MBD开发；目前整个实验平台还有未完善的地方，且听我娓娓道来。
硬件设计：
采用模块化设计，制作了GaN/SiC半桥模块、 Control Card，仅需设计不同拓扑对应的基板，然后将他们插上去即可，具有较强的灵活性，便于试验。
半桥模块制作：
这东西主要有以下问题（以我目前所学习到的）
1.高开关速度（这里指他的上升下降时间非常陡峭，不一定是高开关频率）导致高dv/dt、di/dt带来的驱动和布局挑战
解：
高dv/dt、di/dt使得布局的寄生电感带来的影响相较以往Si MOS更为显著，且第三代半导体的导通阈值仅为1~2v,如果处理不当，更容易造成误导通，直接炸飞老铁。
布局策略：
所以在布局上应尽可能减少寄生电感，同时设计驱动用以解决因封装或其他原因而不得不引入的寄生电感带来的影响。
布局上可以参考GaN System给出的设计文档，将去耦电容靠近半桥放置，同时采用四层板，走内层让GND回流，具有更短的距离，电感下降
原始文件名：GN009-PCB-Layout-Considerations-with-GaN-E-HEMTs_20190118-2.pdf
英飞凌也有相关文档给出了关于布局方面的指导，图为不同封装引入的不同寄生电感
原始文件名：infineon-coolgan-high-voltage-power-transistors-for-pcb-layout-optimization-applicationnotes-cn
国产的英诺赛科也有对应指导手册，指导布局策略如下
减小寄生电感：
1）有开尔文脚的器件，使用开尔文脚以减小CSI。
2）驱动电路尽量靠近GaN，减小环路面积。
3）优化功率回路布局（如垂直/横向布局），缩短路径，必要时增加高频无感电容。
降低寄生电容：
在PCB的层间铜皮会形成寄生电容。漏极-源极形成额外增加的Coss；漏极-栅极形成额外增加的Crss；栅极-源极形成额外增加的Ciss。铜皮寄生电容需要最小化，尤其在高压硬开关应用。
关键设计原则（回路优化&布局策略）：
驱动与功率回路物理隔离，避免空间耦合。
1）高频电容就近GaN放置(缩短功率回路)。
2）驱动芯片紧贴GaN（最小化驱动路径）。
3）减少层间重叠铜皮（降低寄生电容）。
驱动设计：
因其较低的导通阈值和布局中存在的电感，使得负压关断很有必要，图中H_GND、 H_VDD和L_GND、 L_VDD应互相隔离，如采用隔离电源模块分别供电
2.难以准确测量Vgs波形
解：高速开关使得上管Vgs测量探头需要极高的共模抑制比，传统的隔离探头测出来的波形未必就是真实的波形，得氪金上光隔离探头。
外围采样电路设计
电压使用AMC1311，电流使用CC6937S8，实现全隔离采样，避免烧主控。
软件设计：
红色为副边变压器两端电压波形，黄色为原边电感电流，采用开环SPS测试
现在硬件刚跑通，软件也是刚开始做，使用Matlab/Simulink 代码生成，后续会阶段性分享